基于FPGA電火花加工脈沖穩(wěn)壓器的設(shè)計
作者：上海穩(wěn)壓器廠 發(fā)布時間：2016-09-23
數(shù)控電火花(electrical discharge machining,EDM)機(jī)床是一種特殊的處理工具來實現(xiàn)對工件的加工精度。早期的電火花成型機(jī)的脈沖穩(wěn)壓器電路是由分立元件組成,或用于實現(xiàn)單…(electrical discharge machining,EDM)數(shù)控電火花加工機(jī)床是一種專用工具,實現(xiàn)對工件的加工精度。在早期階段,電火花成型機(jī)的脈沖穩(wěn)壓器電路由分立元件組成,也可以由單片機(jī)實現(xiàn)。復(fù)雜的電路設(shè)計的分立元件,電路的調(diào)試?yán)щy,或基于單片機(jī)的32位嵌入式CPU性能脈沖穩(wěn)壓器有了很大的提高,但也有一個非常聰明,但對于不同的處理器,其便攜性不是很好,但是如果一旦完成硬件電路將不能進(jìn)行修改和升級。并利用現(xiàn)場可編程門陣列FPGA在一個很好的傳承單片機(jī)或權(quán)力的優(yōu)勢嵌入式CPU設(shè)計,但也有一些新的特點。該方案是Altera公司的旋風(fēng)II芯片,對芯片為Altera Nios II處理器的配置,并與用戶IP模塊的HDL語言在Nios II的用戶加入后可產(chǎn)生脈沖波產(chǎn)生PWM參數(shù),提出了一種新的智能脈沖穩(wěn)壓器的類型。1數(shù)控機(jī)床脈沖穩(wěn)壓器電路的脈沖穩(wěn)壓器設(shè)計的工作原理主要由脈沖發(fā)生器、隔離放大電路、直流穩(wěn)壓器電路、功率放大電路、開關(guān)電路5部分組成。以下過程脈沖放電,首先是脈沖信號,脈沖發(fā)生器產(chǎn)生的高頻參數(shù),通過光耦隔離,通過功率驅(qū)動電路進(jìn)行功率放大,以控制高頻開關(guān)。高頻開關(guān)管的另一端連接直流穩(wěn)壓器,直流穩(wěn)壓器與開關(guān)管連接,產(chǎn)生高頻放電加工脈沖穩(wěn)壓器。核心部分是脈沖發(fā)生器的設(shè)計。2嵌入式脈沖發(fā)生器的設(shè)計僅是設(shè)計頻率高脈沖發(fā)生器的精度或參數(shù)可以通過脈沖發(fā)生器實現(xiàn)。穩(wěn)壓器系統(tǒng)采用的是Altera公司的Cyclone II FPGA芯片ep2c8q208c7芯片。它的邏輯資源足以實現(xiàn)系統(tǒng)的功能。使用系統(tǒng)2.1嵌入式系統(tǒng)硬件設(shè)計的核心是Nios II的處理器類型,并選擇Ⅱ/ F型。二Nios處理器是Altera公司的第二代FPGA嵌入式處理器,其性能超過200dmips。嵌入式CPU的定制過程是在QuartusⅡ?qū)崿F(xiàn)。Quartus II是FPGA / CPLD開發(fā)和整合利用Altera公司提供的環(huán)境,可以完成系統(tǒng)的設(shè)計與仿真。整個設(shè)計過程是:圖形或HDL編譯或分析與綜合(analysis&synthesis)或轉(zhuǎn)接件(filter)或模擬或規(guī)劃文件匯編(assembler)或下載配置FPGA。除了II Nios的使用和一些常用的外設(shè)IP系統(tǒng),有用戶的IP。用戶的IP是用來產(chǎn)生PWM模塊pulse_generator使用VHDL狀態(tài)機(jī)實現(xiàn)的準(zhǔn)備。一個模塊使用狀態(tài)機(jī)實現(xiàn)3個狀態(tài):自由或脈沖寬度和脈沖。由時鐘輸入或狀態(tài)的控制信號和計數(shù)器的狀態(tài)來確定3個狀態(tài)之間的轉(zhuǎn)換,一般情況是在系統(tǒng)的狀態(tài)后的空閑狀態(tài)的啟動將在脈沖寬度和脈沖2種狀態(tài)之間切換輸入脈沖寬度,實現(xiàn)連續(xù)的PWM。另一個模塊pulse_generatot是pulse_generator和Avalon總線之間的接口,它可以讀取和在pulse_generator模塊的登記狀態(tài)寫,控制PWM的脈沖寬度和脈沖寬度。用HDL用戶模塊,正確使用quartus編譯,可以繼續(xù)下一步的登記文件_regs。H和C寫的函數(shù),在這個文件中定義的是用戶模塊的訪問方法,提供了硬件軟件接口。最后,HDL文件或登記在生成器SOPC文件或驅(qū)動程序?qū)⒈徽铣梢粋€完整的或Avalon總線接口與用戶IP。用戶的IP和IP Altera結(jié)合可以產(chǎn)生一個脈沖發(fā)生器的硬件,其結(jié)構(gòu)如圖1所示。一個過程是Nios II或pulse_generator或uart_jatg SOPC Builder中添加模塊,然后生成定制Nios II內(nèi)核產(chǎn)生在SOPCBuilder,NIOSII內(nèi)核或系統(tǒng)時鐘引腳或延遲復(fù)位或PLL模塊和添加在項目文件以前生成的。BDF文件,并分配給F [工業(yè)電器網(wǎng)-中國工業(yè)電器網(wǎng)] PGA的I/O端口的PWM輸出引腳,編譯成功后會生成。PTF文件系統(tǒng)硬件描述。以上都是在FPGA芯片的硬件電路實現(xiàn)的,它是不可見的用戶,所以其安全性好,用戶只能看到外部電路的I / O因為硬件電路實現(xiàn)了高密度脂蛋白,因此系統(tǒng)可以升級。2.2軟件編程軟件編程采用Altera公司提供的軟件編譯環(huán)境Nios II IDE。基于Nios II IDE Eclipse平臺的開放性和可擴(kuò)展性,不僅對一般的用戶界面和穩(wěn)壓器最好的發(fā)展環(huán)境的最佳組合,但也與無縫集成在一起的第三方工具。Nios II IDE提供了一個完整的C / C++軟件開發(fā)工具包,包括編輯、項目經(jīng)理和施工工具和調(diào)試器和CFI(common flash interface)Flash程序兼容。Altera公司提供MicroC/OS-II實時操作系統(tǒng)與(RTOS)Micrium公司的支持。該系統(tǒng)可以進(jìn)行無需用戶修改任何代碼。二Nios開發(fā)人員可以很容易地在Nios II IDE來實現(xiàn)多任務(wù)的軟件開發(fā)。軟件開發(fā)過程是在井手創(chuàng)建一個項目文件,項目在硬件系統(tǒng)中指定在quartus生成PTF文件。新項目將包括2個庫,一個是用戶的應(yīng)用程序的類庫,另一個是系統(tǒng)庫,該系統(tǒng)的庫中包含了各種用戶對程序的第一個文件或驅(qū)動程序等。用戶可以使用C++庫或匯編語言來實現(xiàn)脈沖參數(shù)的功能,可以在軟件工程中編寫或編譯調(diào)試,并在項目文件后得到所需的結(jié)果。如果你需要調(diào)整脈沖或脈沖的參數(shù),可以改變脈沖的寬度,IDE Nios的脈沖寬度和周期長度。同時,通過對I / O端口輸出的高、低電平,可以控制各功率管的關(guān)斷,從而實現(xiàn)對電流大小的控制,具有很高的靈活性。這可以是一個新的適合粗或細(xì)或精細(xì)處理的脈沖序列。在脈沖控制和參數(shù)控制代碼的用戶程序如下:2.3系統(tǒng)仿真可以利用QuartusⅡ設(shè)計的系統(tǒng)仿真功能,驗證功能滿足要求。軟件文件被下載到開發(fā)板后的電路的仿真結(jié)果,如圖2所示。可以從脈沖寬度和參數(shù)之間的比例pulse_duration_time和pulse_interval_time圖表來看,控制寄存器,也可以看到系統(tǒng)輸入時鐘周期長、放電脈沖的周期長度等信息。3外部電路設(shè)計外部電路主要包括直流穩(wěn)壓器或隔離放大電路或高速開關(guān)電路或保護(hù)電路。直流穩(wěn)壓器電路是穩(wěn)壓器或整流橋電路或電容濾波電路的輸出,輸出電壓有V + 80和120 V兩種,分別用于粗加工和精加工。PWM脈沖發(fā)生器是用來控制高頻開關(guān)脈沖發(fā)生器,為了防止損壞,在FPGA開發(fā)板和開關(guān)電路隔離,和高頻穩(wěn)壓器,光電耦合器將產(chǎn)生波形失真,所以。采用高速光耦pc412s 25m。使用VMOS開關(guān)管,利用其優(yōu)點是開關(guān)頻率高,能承受的電流和電壓都比較大,但使用較小的VMOS管輸入電容,否則會影響關(guān)機(jī)速度。開關(guān)管的驅(qū)動電路如圖3所示。Q1基極與FPGA開發(fā)板通過光耦輸出PWM脈沖信號,通過驅(qū)動電路來驅(qū)動Q5回來,從而實現(xiàn)電路在電火花加工
